2024.10.23
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第38回エレクトロニクス実装学会 春季講演大会にて「優秀賞」を受賞 ～3Dチップレット集積技術向け「2周波ICPを用いたSmall TSV Etching技術」を開発～
株式会社アルバック（以下、当社）は、2024年3月13日（水）～15日（金）に東京理科大学 野田キャンパスで開催された第38回エレクトロニクス実装学会 春季講演大会（以下、本大会）において、3D・チップレット集積技術の分野で「2周波ICPを用いたSmall TSV Etching技術の開発」と題して発表し、その内容について、全121件の一般講演の中から、学術・技術的に優れた講演発表および発表論文であると認められた5件に贈られる「優秀賞」を受賞しました。
エレクトロニクス実装学会 春季講演大会について
本大会は、エレクトロニクス実装技術に関する国内最大級の学術会議であり、実装技術に関する最新の研究成果を共有する重要な場です。
2024年で38回目の開催を迎えた本大会では、3D・チップレット集積、カーエレクトロニクス実装、ヘルスケア、ウェアラブルデバイス、バイオエレクトロニクスなど、合計22の分野で発表が行われ、現地参加、オンラインを含めた多くの産学官の参加者間で、活発な議論が交わされました。
受賞内容と技術の詳細
当社が発表した「2周波ICPを用いたSmall TSV Etching技術」は、当社独自の2周波ICP (Inductively-coupled Plasma) という新技術を用いて、高アスペクト比かつ滑らかな側壁を持つTSV (Through Silicon Via) の製造技術を開発したことが高く評価され、受賞に至りました。
本技術により、次世代のロジックチップ積層に不可欠なSmall TSV の特性が改善され、3Dチップレット集積技術への応用が大きく期待されています。
「2周波ICP」技術は、異なる周波数のRFを用いて発生させたICPを同じ空間に重畳させることが特徴です。
このICPを適用したエッチング装置を使用することで、3Dチップレット集積に不可欠なTSV、特に直径約1μmのSmall TSVにおいて、エッチングと側壁保護を同時かつ連続的に行うプロセスを実現します。
このプロセスにより、従来のTSV形成プロセスであるBosch法で発生する「Scallop」と呼ばれる側壁の段差が生じず、従来にないレベルの滑らかな側壁形状を実現しました。
さらに、エッチングと側壁保護に関するパラメータの調整がTSV形状の改善に大きく寄与することも明らかにし、アスペクト比10以上の高アスペクトなTSVの作製を可能にしました。
この新技術を適用した装置とプロセスにより、滑らかな側壁を持つTSVによって実現する低い漏れ電流といった、優れた特性を持つTSVの形成に効果的であることが示されました。
今後の展望
近年、AI技術の導入が進む中で、全世界で処理されるデータ量は指数関数的に増加しており、それに比例して消費エネルギーも増加しています。
これに伴い、データセンター向けのCPUやHBM（High Bandwidth Memory）の情報処理能力の向上と消費エネルギーの高効率化が急務となっています。
本技術は、これらデバイスの高性能化と高効率化を支える重要な技術として注目されており、産業界に広く応用されることが期待されます。
今回の受賞を機に、当社は国内メーカーとの技術交流を一層促進し、技術の実用化を加速させてまいります。
また、顧客ニーズに応えるための高度化・多様化・省エネルギー化を目指し、半導体業界全体の発展に寄与する技術革新を継続的に推進していく所存です。
※3Dチップレット集積技術とは
3Dチップレット集積技術は、異なるプロセスで製造された複数の半導体チップ(チップレット)を、最適な組み合わせで配置・積層・接続するパッケージング技術です。従来の2Dパッケージング技術と比較して、高密度化を実現できるため、ゴードン・ムーア氏が提唱したムーアの法則に基づく集積回路の進化をさらに加速させる技術として注目されています。この技術により、各チップの機能を最大限に活かしながら、高性能かつ低消費電力のシステムを構築することが可能となります。特に、次世代のプロセッサやAI・データセンター向けの高性能コンピューティングにおいて、その可能性が大いに期待されています。
関連外部サイト
・https://jiep.or.jp/event/convention/jiep2024s/assets/docs/pdf/program.pdf
・https://jiep.or.jp/event/convention/jiep2024s/index.php
・https://jiep.or.jp/event/mes/mes2024/index.php
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